デジタルダウンコンバーターの最新情報—パート2

この記事の最初の部分「デジタル ダウンコンバータの現状 - パート 1」では、高周波 RF 帯域で高周波のサンプリングを求める業界の動きと、デジタル ダウンコンバータ (DDC) がこのタイプの無線アーキテクチャをどのように実現できるかについて説明しました。 AD9680 製品ファミリーに含まれる DDC に関連するいくつかの技術的側面について説明しました。 そのような側面の XNUMX つは、より高い入力サンプリング帯域幅により、より高い RF 周波数で直接サンプリングし、入力信号を直接ベースバンドに変換できる無線アーキテクチャが可能になることでした。 DDC を使用すると、RF サンプリング ADC が大量のデータ スループットを犠牲にすることなく、このような信号をデジタル化できます。 DDC にあるチューニングとデシメーション フィルタリングを利用して、入力帯域を調整し、不要な周波数をフィルタリングできます。 今回は、デシメーション フィルタリングを詳しく見て、それをパート 1 で説明した例に適用します。 さらに、新しく改良されたソフトウェア シミュレーション ツールに ADIsimADC エンジンを組み込んだ Virtual Eval についても見ていきます。 仮想評価は、シミュレーション結果が例の測定データとどの程度一致するかを実証するために使用されます。 パート 1 では、DDC での周波数フォールディングと変換の効果を確認するために、DDC で NCO とデシメーション フィルターを使用する例を見ていきました。 次に、デシメーション フィルタリングと、ADC エイリアシングがデシメーション フィルタリングの実効応答にどのような影響を与えるかを詳しく見ていきます。 もう一度、例として AD9680 を見てみましょう。 デシメーション フィルターの応答は正規化されているため、応答を見て理解でき、各スピード グレードに適用できます。 デシメーション フィルターの応答は、サンプル レートに応じて単純にスケールされます。 ここに含まれるフィルタ応答プロットでは、特定の挿入損失と 周波数は正確には示されていませんが、フィルタのおおよその応答を示すために比喩的に示されています。 これらの例は、フィルターの通過帯域と阻止帯域がどこにあるかをおおよそ理解するために、デシメーション フィルターの応答を高度に理解することを目的としています。 AD9680 には、NCO、最大 6 つのカスケード接続されたハーフバンド (HB) フィルタ (デシメーション フィルタとも呼ばれる)、オプションの 1 dB ゲイン ブロック、およびオプションの複素数から実数への変換で構成される XNUMX つの DDC があることを思い出してください。図 XNUMX に示すように、ブロックを作成します。 第 1 回で説明したように、信号はまず NCO を通過し、入力トーンの周波数をシフトし、次にデシメーション、オプションでゲイン ブロック、オプションで複素数から実数への変換を通過します。 図1。 AD9680のDDC信号処理ブロック。 まず、AD9680 で複素数から実数への変換ブロックが有効になっている場合の DDC デシメーション フィルタを見ていきます。 これは、DDC が実際の入力を受け入れ、実際の出力を持つように設定されることを意味します。 AD9680 では、複素数から実数への変換により、入力周波数が fS/4 に等しい量だけ自動的に周波数上にシフトされます。 図 2 は、HB1 フィルターのローパス応答を示しています。 これは、実際の複素ドメイン応答を示す HB1 の応答です。 フィルターの実際の動作を理解するには、まず実数領域および複素領域で基本的なフィルター応答を確認し、ローパス応答を確認することが重要です。 HB1 フィルターの通過帯域は実際のナイキスト ゾーンの 38.5% です。 また、実際のナイキスト ゾーンの 38.5% であるストップ バンドがあり、残りの 23% を遷移バンドが占めています。 同様に、複素領域では、通過帯域と阻止帯域がそれぞれ複素ナイキスト ゾーンの 38.5% (合計 77%) を構成し、遷移帯域が残りの 23% を構成します。 図 2 に示すように、フィルターは実ドメインと複素ドメインの間の鏡像です。 図2。 HB1 フィルター応答 - 実際の複雑なドメイン応答。 これで、複素数から実数への変換ブロックを有効にして DDC を実数モードにすると何が起こるかを観察できるようになりました。 複素数から実数への変換を有効にすると、周波数領域で fS/4 のシフトが発生します。 これを図 3 に示します。図 XNUMX は、周波数シフトとその結果のフィルター応答を示しています。 フィルター応答の実線と点線に注目してください。 実線と影付きの領域は、これが fS/4 周波数シフト後の新しいフィルター応答であることを示します (結果のフィルター応答はナイキスト境界を越えることはできません)。 点線は、ナイキスト境界に到達しない場合に存在するフィルター応答を示すために示されています。 図3。 HB1 フィルター応答 - リアル DDC モード (複素数から実数への変換が有効)。 図 1 と図 2 の間で、HB3 フィルターの帯域幅が変化していないことに注意してください。 4 つの間の違いは、fS/XNUMX 周波数シフトと、その結果生じる最初のナイキスト ゾーン内の中心周波数です。 ただし、図 2 では、信号の実数部分のナイキストが 38.5%、信号の複素部分のナイキストが 38.5% であることに注意してください。 図 3 では、複素数から実数への変換ブロックが有効になっており、実数信号には 77% のナイキストがあり、複素数領域は破棄されています。 フィルター応答は、fS/4 周波数シフトを除いて変化しません。 また、この変換の結果として、デシメーション率が XNUMX に等しくなったことにも注目してください。 有効サンプル レートは依然として fS ですが、ナイキスト ゾーン全体ではなく、ナイキスト ゾーンで使用可能な帯域幅は 77% のみです。 これは、HB1 フィルタと複素数から実数への変換ブロックを有効にすると、デシメーション レートが 9680 に等しいことを意味します (詳細については、ADXNUMX データシートを参照してください)。 次に、さまざまなデシメーション レートのフィルター応答 (つまり、複数のハーフバンド フィルターを有効にする) と、ADC 入力周波数のエイリアシングが効果的なデシメーション フィルター応答にどのような影響を与えるかを見ていきます。 HB1 の実際の周波数応答は、図 4 の青い実線で示されます。 破線は、ADC のエイリアシング効果による HB1 の実効エイリアス応答を表しています。 2次、3次、4次などに周波数が入力されるため。 ナイキスト ゾーンは ADC の第 1 ナイキスト ゾーンにエイリアスされ、HB1 フィルター応答は効果的にこれらのナイキスト ゾーンにエイリアスされます。 たとえば、3fS/4 に存在する信号は、fS/4 の最初のナイキスト ゾーンにエイリアスされます。 HB1 フィルタの応答は最初のナイキスト ゾーンにのみ存在し、HB1 フィルタの実効応答が他のナイキスト ゾーンにエイリアシングされるように見えるのは ADC のエイリアシングであることを理解することが重要です。 図4。 ADC エイリアシングによる HB1 の有効なフィルタ応答。 次に、HB1 + HB2 を有効にした場合を見てみましょう。 これにより、デシメーション比は XNUMX になります。 もう一度言いますが、HB1 + HB2 フィルターの実際の周波数応答は青い実線で示されています。 フィルターの通過帯域の中心周波数は依然として fS/4 です。 HB1 + HB2 フィルタの両方を有効にすると、ナイキスト ゾーンの 38.5% の帯域幅が利用可能になります。 もう一度、ADC のエイリアシング効果と、HB1 + HB2 フィルターの組み合わせに対するその影響に注目してください。 7fS/8 に現れる信号は、fS/8 の最初のナイキスト ゾーンにエイリアスされます。 同様に、5fS/8 の信号は、3fS/8 の最初のナイキスト ゾーンにエイリアスされます。 複素数から実数への変換ブロックを有効にしたこれらの例は、HB1 + HB2 から簡単に拡張して、HB3 フィルターと HB4 フィルターの一方または両方を含めることができます。 DDC が有効になっている場合、HB1 フィルタはバイパスできませんが、HB2、HB3、および HB4 フィルタはオプションで有効にできることに注意してください。 図5。 ADC エイリアシングによる HB1 + HB2 の有効フィルタ応答 (デシメーション レート = 2)。 デシメーション フィルタを有効にしたリアル モード動作について説明しました。次に、DDC を使用した複雑な動作モードを調べることができます。 AD9680 は引き続き例として使用されます。 DDC のリアル モード動作と同様に、正規化されたデシメーション フィルター応答が表示されます。 繰り返しになりますが、ここに含まれるフィルター応答プロットの例には、特定の挿入損失と 周波数ではなく、フィルタのおおよその応答を比喩的に示しています。 これは、フィルタ応答が ADC エイリアシングによってどのような影響を受けるかを高度に理解するために行われます。 複素数モードの DDC では、一般に I および Q と呼ばれる実数および複素数の周波数ドメインで構成される複素数出力を持つように構成されます。 図 2 から、HB1 フィルタの通過帯域が実際のナイキスト ゾーンの 38.5% であるローパス応答があることを思い出してください。 また、実際のナイキスト ゾーンの 38.5% であるストップ バンドがあり、残りの 23% を遷移バンドが占めています。 同様に、複素領域では、通過帯域と阻止帯域がそれぞれ複素ナイキスト ゾーンの 38.5% (合計 77%) を構成し、遷移帯域が残りの 23% を構成します。 HB1 フィルターを有効にして DDC を複素出力モードで動作させる場合、デシメーション比は XNUMX に等しく、出力サンプル レートは入力サンプル クロックの半分になります。 図 2 のプロットを拡張して ADC のエイリアシングの影響を示すと、図 6 のようになります。 青い実線は実際のフィルター応答を表し、青い点線は ADC のエイリアシング効果によるフィルターの実効エイリアス応答を表します。 7fS/8 の入力信号は、fS/8 の最初のナイキスト ゾーンにエイリアスされ、HB1 フィルターの通過帯域内に配置されます。 この同じ信号の複素イメージは –7fS/8 に存在し、複素領域内で –fS/8 にエイリアスされ、複素領域内の HB1 フィルターの通過帯域内に配置されます。 図6。 ADC エイリアシングによる HB1 の有効フィルタ応答 (デシメーション レート = 2) - 複雑です。 次に、HB1 + HB2 が有効になっている場合を見ていきます (図 7 を参照)。 これにより、I および Q 出力ごとにデシメーション比が XNUMX になります。 もう一度言いますが、HB1 + HB2 フィルターの実際の周波数応答は青い実線で示されています。 HB1 + HB2 フィルタの両方を有効にすると、実数領域と複素数領域のそれぞれで間引きされたナイキスト ゾーンの 38.5% (fS/38.5 の 4%、fS は入力サンプル クロック) の帯域幅が利用可能になります。 ADC のエイリアシング効果と、HB1 + HB2 フィルターの組み合わせに対するその影響に注目してください。 15fS/16 に現れる信号は、fS/16 の最初のナイキスト ゾーンにエイリアスされます。 この信号には、複素領域の –15fS/16 に複素イメージがあり、複素領域の –fS/16 の最初のナイキスト ゾーンにエイリアスされます。 もう一度言いますが、これらの例は、HB3 と HB4 が有効になっている場合に拡張できます。 これらはこの記事には示されていませんが、図 1 に示す HB2 + HB7 の応答に基づいて簡単に推定できます。 図7。 ADC エイリアシングによる HB1 + HB2 の有効フィルタ応答 (デシメーション レート = 4) - 複雑です。 これらの間引きフィルターの応答をすべて見ると、「なぜ間引きするのか?」という疑問が頭に浮かぶかもしれません。 「どんなメリットがあるの？」 アプリケーションが異なれば、ADC 出力データの間引きから恩恵を受けることができる要件も異なります。 動機の XNUMX つは、RF 周波数帯域内の狭い周波数帯域にわたって信号対雑音比 (SNR) を向上させることです。 もう 204 つの理由は、処理する帯域幅が狭くなり、その結果、JESDXNUMXB インターフェイス全体の出力レーン レートが低下することです。 これにより、より低コストの FPGA を使用できるようになります。 10 つのデシメーション フィルターをすべて使用することにより、DDC は処理ゲインを実現し、SNR を最大 XNUMX dB 改善できます。 表 1 では、実数モードと複素数モードで DDC を動作させる場合に、利用可能な帯域幅、デシメーション比、出力サンプル レート、およびさまざまなデシメーション フィルターの選択によって得られる理想的な SNR の改善がわかります。 表1。 AD9680 の DDC フィルタ特性 デシメーション フィルタの選択 複素出力 実数出力 エイリアス保護された帯域幅 理想的な SNR 改善 デシメーション比 出力サンプル レート デシメーション比 出力サンプル レート HB1 2 0.5 × fS 1 fS 0.385 × fS 1 HB1 + HB2 4 0.25 × fS 2 0.5 × fS 0.1925×FS 4 HB1 + HB2 + HB3 8 0.125×FS 4 0.25×FS 0.09625×FS 7 HB1 + HB2 + HB3 + HB4 16 0.0625×FS 8 0.125×FS 0.048125×FS 10 AD9680 のデシメーション・フィルタの実数モードと複素数モードの両方の動作モードについての洞察が得られます。 デシメーション フィルタリングを利用すると、いくつかの利点が得られます。 DDC はリアル モードまたはコンプレックス モードで動作し、ユーザーが特定のアプリケーションのニーズに応じて異なる受信機トポロジを使用できるようにします。 これをパート 1 で説明した内容と組み合わせることができ、AD9680 を使用した実際の例を確認するのに役立ちます。 この例では、結果を比較できるように、測定データと Virtual Eval™ のシミュレーション データを組み合わせます。 この例では、パート 1 で使用したものと同じ条件が使用されます。 入力サンプルレートは 491.52 MSPS、入力周波数は 150.1 MHz です。 NCO 周波数は 155 MHz で、デシメーション レートは 154.94 に設定されています (NCO 分解能のため、実際の NCO 周波数は XNUMX MHz です)。 これにより、出力サンプルレートは122.88MSPSになります。 DDC は複素ミキシングを実行しているため、複素周波数領域が解析に含まれます。 デシメーション フィルターの応答が追加されており、図 8 では濃い紫色で示されていることに注意してください。 図8。 DDC 信号処理ブロックを通過する信号 - デシメーション フィルタリングを示します。 NCO シフト後のスペクトル: 基本周波数は +150.1 MHz から –4.94 MHz までシフトします。 基本波のイメージは –150.1 MHz からシフトし、+186.48 MHz にラップアラウンドします。 2 次高調波は 191.32 MHz から 36.38 MHz までシフトします。 3 次高調波は +41.22 MHz から –113.72 MHz までシフトします。 2 で間引いた後のスペクトル: 基本周波数は –4.94 MHz のままです。 ファンダメンタルの画像は–59.28 MHzに変換され、HB2デシメーションフィルターによって減衰されます。 2 次高調波は 36.38 MHz のままです。 3 次高調波は HB2 デシメーション フィルターによって減衰されます。 4 で間引いた後のスペクトル: 基本波は -4.94 MHz のままです。 基本波のイメージは –59.28 MHz に留まり、HB1 デシメーション フィルターによって減衰されます。 2 次高調波は –36.38 MHz のままで、HB1 デシメーション フィルターによって減衰されます。 3 次高調波は、HB1 デシメーション フィルターによってフィルター処理され、事実上除去されます。 AD9680-500 での実際の測定結果を図 9 に示します。 基本周波数は -4.94 MHz です。 ファンダメンタルの画像は–59.28 MHzにあり、振幅は–67.112 dBFSです。これは、画像が約66dB減衰していることを意味します。 2 次高調波は 36.38 MHz にあり、約 10 dB ～ 15 dB 減衰しています。 3 次高調波は、測定時にノイズ フロアを超えないように十分にフィルタリングされています。 図9。 DDC 後の信号の FFT 複素出力 (NCO = 155 MHz、4 でデシメート)。 仮想評価を使用して、シミュレーション結果が測定結果とどのように比較されるかを確認できるようになりました。 まず、Web サイトからツールを開き、シミュレートする ADC を選択します (図 10 を参照)。 Virtual Eval ツールは、アナログ・デバイセズの Web サイトの Virtual Eval にあります。 Virtual Eval に含まれる AD9680 モデルには、ユーザーが ADC のさまざまなスピード グレードをシミュレートできるようにする開発中の新機能が組み込まれています。 この例では AD9680-500 を使用しているため、この機能はこの例にとって重要です。 Virtual Eval がロードされると、最初のプロンプトは製品カテゴリと製品を選択することです。 Virtual Eval には高速 ADC だけでなく、高精度 ADC、高速 DAC、および統合/専用コンバータの製品カテゴリも含まれていることに注意してください。 図10。 Virtual Eval での製品カテゴリと製品選択。 製品選択から AD9680 を選択します。 これにより、AD9680 のシミュレーション用のメイン ページが開きます。 AD9680 の仮想評価モデルには、ADC のアナログおよびデジタル機能の内部構成の詳細を示すブロック図も含まれています。 このブロック図は、AD9680 のデータシートに記載されているものと同じです。 このページでは、ページの左側にあるドロップダウン メニューから目的のスピード グレードを選択します。 ここの例では、図 500 に示すように 11 MHz のスピード グレードを選択します。 図11。 仮想評価における AD9680 のスピード グレードの選択とブロック図。 次に、FFT シミュレーションを実行するために入力条件を設定する必要があります (図 12 を参照)。 この例のテスト条件には、クロック レート 491.52 MHz、入力周波数 150 MHz が含まれていることを思い出してください。 NCO 周波数を 155 MHz に設定して DDC を有効にし、ADC 入力を実数に設定し、複素数から実数への変換 (C2R) を無効にし、DDC デシメーション レートを 6 に設定し、DDC の XNUMX dB ゲインを設定します。有効。 これは、DDC がデシメーション比 XNUMX の実数入力信号と複素数出力信号に対して設定されていることを意味します。 DDC の 6 dB ゲインは、DDC でのミキシング プロセスによる 6 dB 損失を補償するために有効になります。 Virtual Eval では一度にノイズまたは歪みの結果のみが表示されるため、ノイズの結果 (図 12) と歪みの結果 (図 13) を示す XNUMX つのプロットが含まれています。 図12。 仮想評価での AD9680 FFT シミュレーション - ノイズの結果。 図13。 仮想評価での AD9680 FFT シミュレーション - 歪みの結果。 Virtual Eval で示されるパフォーマンス パラメーターは多数あります。 このツールは、高調波の位置と基本イメージの位置を提供するため、周波数を計画するときに非常に便利です。 これにより、ユーザーは基本イメージまたは高調波トーンが目的の出力スペクトルに現れるかどうかを確認できるため、周波数計画が少し簡単になります。 Virtual Eval でのシミュレーションでは、SNR 値が 71.953 dBFS、SFDR が 69.165 dBc となりました。 ただし、基本的なイメージは通常は出力スペクトルに含まれないことを少し考えてみましょう。そのスプリアスを除去すると、SFDR は 89.978 dB (-88.978 dBFS 入力パワーを基準にすると 1 dBc) になります。 図14。 AD9680のFFT測定結果。 Virtual Eval シミュレータは、SNR を計算するときに基本イメージを含みません。 正しい SNR を達成するために、測定では基本イメージを無視するように VisualAnalog™ の設定を調整してください。 このアイデアは、基本イメージが目的の帯域内にない周波数計画を行うことです。 SNR の測定結果は 71.602 dBFS で、Virtual Eval でのシミュレーション結果の 71.953 dBFS に非常に近いです。 同様に、測定された SFDR は 91.831 dBc で、シミュレーション結果の 88.978 dBc に非常に近くなっています。 Virtual Eval は、ハードウェアの動作を正確に予測するという素晴らしい仕事をします。 デバイスの動作は、温かいコーヒーや紅茶を飲みながら、素敵な椅子の座り心地から予測できます。 特に、AD9680 などの DDC を備えた ADC の場合、Virtual Eval はイメージや高調波を含む ADC パフォーマンスを十分にシミュレートできるため、ユーザーは周波数計画を立てて、これらの不要な信号を可能な限り帯域外に抑えることができます。 キャリア アグリゲーションとダイレクト RF サンプリングの人気が高まり続ける中、Virtual Eval のようなツールがツールボックスにあると非常に便利です。 ADC のパフォーマンスと周波数計画を正確に予測できる機能は、システム設計者が通信システム、軍事/航空宇宙レーダー システム、その他多くの種類のアプリケーションなどのアプリケーションで設計を適切に周波数計画するのに役立ちます。 アナログ・デバイセズの最新世代 ADC のデジタル信号処理機能を活用することをお勧めします。

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